特許調査ノート～技術の潮流を知財の視点で俯瞰する～｜株式会社パトロ・インフオメーシヨン

半導体の微細化は露光装置のレティクル限界（約８５８平方ミリメートル）といった物理的制約に直面しており、回路幅を縮小するだけでなく、デバイス構造の刷新や「アドバンスドパッケージング」へと競争の主軸が移行しています[4]。前工程では、リーク電流を抑制し静電制御性を極限まで高めるナノシート構造のＧＡＡトランジスタや、配線混雑を解消する裏面電源供給（ＢＳＰＤＮ）技術の導入が進んでいます[5]。一方、後工程では、複数のチップレットや高帯域メモリ（ＨＢＭ）を同一基板上に異種統合する実装技術が不可欠となっています[3]。この統合プロセスにおいては、熱膨張による反りを防ぐガラスコア基板や、高純度な半導体封止材といった高付加価値部材が製造プロセスの歩留まりを左右する新たなボトルネックとなっており、材料開発での協調体制が極めて重視されています[6]。これらの動向を踏まえ、サプライチェーンを構築・維持するための主要な技術要素は以下の通りです。

●     ナノシート積層によるＧＡＡトランジスタのチャネル精密制御技術[7]

●     信号配線と給電経路を分離し電圧降下を防ぐ裏面電源供給（ＢＳＰＤＮ）技術[8]

●     開口数を高めて８ｎｍの超高解像度を実現する高ＮＡ ＥＵＶ露光技術[9]

●     異種チップを高密度かつ低遅延で接続する２.５Ｄ／３Ｄ先進パッケージング技術[10]

●     反りや割れを高度に制御する次世代ガラス材料および半導体封止樹脂技術[6]

国際特許分類（ＩＰＣ）の改定により、半導体技術分類は従来のＨ０１Ｌから新設された「Ｈ１０」クラスへ完全に移行し、実務的な特許調査の観点からも大きな転換点を迎えています[11]。以下に、次世代半導体の主要技術に関連する重要な特許分類を紹介します。

●     Ｈ１０Ｄ ３０/００：電界効果トランジスタ（ＦＥＴ）： 最先端の２ｎｍ世代プロセス等で実用化が加速している、ナノシート構造を用いたＧＡＡトランジスタのチャネル形成、選択エッチング、およびゲートスタックの成膜技術全般がここに分類されます。

●     Ｈ１０W ２０/４８１（CPC）：基板またはウエハの背面（裏面）上の電気的接続 トランジスタ層の下部（ウエハの裏面側）から給電を行う裏面電源供給（ＢＳＰＤＮ）技術において、裏面パワーレールやシリコン貫通電極（ＴＳＶ）を形成する配線プロセスに適用されます。

●     Ｈ１０W ７０/６１８（CPC）：ブリッジチップが埋め込まれたパッケージ基板、インターポーザ、再配線層 有機パッケージ基板内に微細なシリコンブリッジを埋め込んで異種チップ間を接続する、インテルのＥＭＩＢ技術に代表される高密度２.５Ｄ実装技術に対応します。

●     Ｈ１０Ｗ ９０/００：パッケージ内の部品同士の相対的配置またはパッケージ同士の相対的配置：パッケージ構成 ＴＳＭＣのＣｏＷｏＳ技術など、複数のロジックチップと高帯域メモリ（ＨＢＭ）をワンパッケージに異種統合し、３次元スタッキングや平面配置を最適化する構成に付与されます。

●     Ｇ０３F ７/２０：露光；そのための装置：パターンの露光のための処理または装置 ＡＳＭＬが提供する高ＮＡ ＥＵＶ（開口数０.５５）露光装置の光学投影系、反射ミラー、光源制御など、超微細パターン形成を実現するコアハードウェア技術全般を包含します。

過去１０年間における世界の特許出願動向を見ますと、前工程の極限微細化と後工程のパッケージング革新をめぐり、主要ファウンドリや装置ベンダーが強固な知財防壁を構築していることが分かります。以下に、この技術潮流を示す代表的な３報の特許を解説します。

まず、ＴＳＭＣ社の裏面電源供給特許（US11222892B2）は、ナノシートＧＡＡ構造においてチャネル下方に裏面パワーレールを形成し、配線混雑緩和とリーク電流低減を高度に両立させる製造プロセスを開示しています。

次に、ＴＳＭＣ社のパッケージング特許（US11133282B2）は、同社の「ＣｏＷｏＳ」技術の根幹をなす、貫通ビアを有するインターポーザ上に複数の機能ダイを高密度に実装し薄型化する一連の製造フローを規定しています。

さらに、ＡＳＭＬ社のＥＵＶ光源特許（US20160007434A1）は、錫滴ターゲットへプリパルスを照射して空間膨張させた後にメインパルスを当てることで、１３.５ｎｍの極端紫外線発光効率を劇的に高める制御手法を提案しています。

これらを含め、サプライチェーンを語る上で欠かせない代表的な特許公報５報を以下に整理します。